内存控制器

内存控制器控制着必要的逻辑读取和写入DRAM ，并每隔一段时间刷新动态随机存取存储器(DRAM)里的内容。如果没有不断刷新DRAM将会丢失已写入的数据，因为DRAM的储存单元其实是电容器的一种，电容器会不断泄漏它储存的电荷，根据JEDEC标准只要泄漏速度不小于64毫秒内存就可以正常工作。进行读取和写入动作时，内存控制器会根据数据地址到DRAM中选择行和列，通过一个多路转换器将数据合并以减少操作所需的总线宽度，由DRAM输入端的多路转换器电路承接转换操作，其中经由DRAM的多路分解器为转换后的输入数据选择正确的存储器位置并返回数据，总线宽度是允许同时进行通信的存储单元数目。内存控制器的总线宽度范围从在早期的系统中的8位，演变成在更复杂的系统和显卡中的512位，这通常被实现为数个64位内存控制器同时并行运行，这称为“团体模式”。一些内存控制器，例如集成QUICC内存控制器的Power QUICC II处理器，可在同一时间连接到各种不同类型的设备，如：SDRAM 、SRAM、ROM和内存映射的I/O。一些内存控制器会集成ECC错误检测和校正的功能。现在实验中的内存控制器除了包含执行存储器管理单元地址转换中的第一级，也包含第二级别的地址转换，进一步减少带宽占用率。[2]

一开始内存控制器在主板上有独立的芯片；在英特尔微处理器的传统电脑上，其功能被集成在主板的北桥上；但许多现代微处理器，如Alpha 21364， AMD Athlon 64處理器（和以後的AMD處理器），IBM POWER5（和以後的POWER處理器） ，Sun UltraSPARC T1，Intel Nehalem處理器（和以後的Intel處理器）上集成了内存控制器（英語：，IMC） ，以减少内存延迟。这提升了系统的性能。当DRAM控制器不在处理器里而是在北桥里，那么相同的CPU可以被安装在一个拥有新北桥的主板上以支持新内存模式，但這樣的設計會增大處理器與記憶體之間的資料傳送延時，因為處理器需經北橋方可存取記憶體，而處理器與北橋之間的匯流排頻寬往往是有限的，而這一情況可通過增大CPU快取的方法來緩解。[3][4]

DDR内存控制器是用来驱动DDR SDRAM的，通过在系统的时钟的上升沿和下降沿同时数据传输来实现双倍数据存储器访问。 DDR内存控制器明显的比单倍数据速率控制器更复杂，但允许两倍数据的传输是在内存单元不增加时钟速率或增加总线宽度的情况下。

雙通道内存控制器（Dual Channel），动态随机存取存储器（DRAM）分别连接两个不同的总线（Bus），让两个内存控制器并行访问它们，这总线理论带宽提高一倍。在理论上可以有更多的信道被建立（为每一个DRAM单元建立单独信道将是理想的解决方案），但由于线路数量、电容器、需要并行接入线路具有相同的的长度，添加越多的信道，设计越复杂。

全缓冲内存系统（英語：，FB-DIMM）将内存的缓冲装置用于每个内存模块连接并串行传输到内存控制器，这是一种新总线设计；它不像传统的内存控制器设备，使用串行数据链路的内存控制器，而不是使用以前的内存设计并行链接。以增加延迟为代价（因串行线路，访问存储器位置的指令必须排队等待），允许使用数量较少层的电路板，令在电路板上连接内存颗粒的导线数量大幅减少，这意味着更多更密集的内存颗粒可以放置在同一电路板上。这种增长是由于在一定的时间内读出的信息由DRAM单元的FB-DIMM控制器所使用的串行格式转换成并行，内存控制器在电路板上的一个并行形式。从理论上FB-DIMM的内存缓冲装置可以建成访问任何DRAM单元，并允许存储单元访问未知设计的内存控制器，但是这并没有被证实，该技术正处于起步阶段。

很多闪存盘里都含有一个闪存主控芯片，主控芯片负责与其他电子设备通信，并负责控制与管理数据的储存位置。

• 内存管理单元

• Selecting Memory Controllers for DSP Systems A how-to article on evaluating memory controllers using the VisualSim virtual prototyping tool.
• Infineon/Kingston (a memory vendor) Dual Channel DDR Memory Whitepaper. Explains dual channel memory controllers, and how to best use use them.