异或门

下列包括逻辑门的3种符号：形状特征型符号（ANSI/IEEE Std 91-1984）、IEC矩形国标符号（IEC 60617-12）和不再使用的DIN符号（DIN 40700）。其他的逻辑门符号见逻辑门符号表。

表达式	符号			功能表	继电器逻辑
	ANSI/IEEE Std 91-1984	IEC 60617-12	DIN 40700
${\displaystyle Y=A\oplus B}$ ${\displaystyle Y=A\,{\underline {\lor }}\,B}$			或	A B ${\displaystyle Y=A\oplus B}$ 0 0 0 0 1 1 1 0 1 1 1 0

${\displaystyle Y=A\oplus B}$等价於${\displaystyle Y=A\cdot {\overline {B}}+{\overline {A}}\cdot B}$。

异或的运算顺序如下：

${\displaystyle \left(w\,{\underline {\lor }}\,x\,{\underline {\lor }}\,y\,{\underline {\lor }}\,z\right)\Leftrightarrow \left(\left(\left(w\,{\underline {\lor }}\,x\right)\,{\underline {\lor }}\,y\right)\,{\underline {\lor }}\,z\right)}$

输入的顺序对输出没有影响，因为异或满足结合律。

与非逻辑实现的异或运算的逻辑表达式如下：

${\displaystyle x\,{\underline {\lor }}\,y\Leftrightarrow \left(x\,{\overline {\land }}\,\left(x\,{\overline {\land }}\,y\right)\right)\,{\overline {\land }}\,\left(y\,{\overline {\land }}\,\left(x\,{\overline {\land }}\,y\right)\right)}$

异或门是基本的逻辑门，因此在TTL和CMOS集成电路中都是可以使用的。标准的4000系列CMOS集成电路为4070，包含四个独立的2输入异或门。4070替换了可靠性差的4030，但二者的引脚分配相同。下面是引脚分配表：

4070四异或门DIP封装集成电路的引脚分配图

输入A1 输入B1 输出Q1 输出Q2 输入A2 输入B2 VG 输入A3 输入B3 输出Q3 输出Q4 输入A4 输入B4 VCC

包括NXP在内的很多半导体制造商都生产这一元件，封装方式分为直插DIP封装和SOIC封装两种。元件的数据表可在大多数元件数据库查询到。

异或门可以用MOSFET组成。下图是CMOS实现的异或门。[1]

异或门的传输门连线

CMOS异或门

利用 NOT, AND, OR 組成的異或門

輸入1和1時，XOR會輸出0。因此，不可能只使用AND和OR組成XOR，必須包含反相器（NOT）。

如果没有特定的逻辑门，我们可以用其他现有的逻辑门构建。显而易见的一个方法是用同或门後接一个非门来实现异或门。如果按照逻辑表达式${\displaystyle A\cdot {\overline {B}}+{\overline {A}}\cdot B}$，我们可以利用与门、或门和非门来构建异或门。但是，这种方法需要3种共5个逻辑门。

异或门可利用四个与非门或五个或非门来实现，连线方法见下图。因为与非门和或非门是“通用的门电路”，因此任何一个逻辑函数都可单独由与非逻辑或或非逻辑来实现。

仅用与非门(NAND)实现的异或门

仅用或非门(NOR)实现的异或门

留意下表，OR和NAND中間兩行輸出跟XOR相同，第一和第四行不同。所以，利用OR和NAND再加上AND可以組成XOR。

若严格的理解逻辑异或的定义，或观察IEC符号，我们就会提出关於2输入以上的异或门是否能有正确表现的问题。如果一个逻辑门能有3个或更多的输入，并能得到正确的输出，而且输入中的一个为真，那么这个逻辑门在效果上是一个单热检测器，而其实这是仅有2个输入的情况。不过，实际中极少用这种方法来实现这一装置。

将连续相接的输入接入级联的异或门是很常见的连接方式。首先将2个信号作为一个异或门的输入，然後将其输出以及第3个信号作为第二个异或门的输入，对需要接入的其他信号反复进行以上操作，这样就会得到如下结果：若输入中高电平（1）的个数是奇数，输出为高电平（1）；若输入中高电平（1）的个数是偶数，输出为低电平（0）。这种特性在实际应用中可实现奇偶发生器或模2加法器。

例如，74LVC1G386微型集成电路是3输入异或门，可实现奇偶发生器[2]。

Verilog的缩减运算符"^"能将任意位输入进行从高位到低位逐次异或运算，得到一位输出。

维基共享资源上的相关多媒体资源：异或门

• 逻辑异或
• 同或门
• 逻辑代数
• 逻辑门

• Tietze, Ulrich; Schenk, Christoph. . Springer. 2002年12月. ISBN 3-540-42849-6.
• Beuth, Klaus. . Vogel. 1998年10月. ISBN 3-8023-1755-6.
• Seifart, Manfred; Beikirch, Helmut. . Technik. 1998年5月. ISBN 3-341-01198-6.